不同波段电磁波的特点和使用场景
不同波段的电磁波在频率、波长、能量以及传播方式上各有差异，这使得它们在应用上也各有所长。下面我们将对中波、短波之外的主要电磁波波段的特点以及它们在通信或其它领域中的应用做一详细解析： 频率与波长特点
极低频（ELF）：通常在 3~30 Hz 之间，波长可达数万公里。…
Vivado中关于综合的设置
优化级别（-O或--optimize） 0：默认优化，缩短编译时间。
1：减少功耗（运行Power_DefaultOpt策略）。
2：提升内核速度（添加PHYS_OPT_DESIGN步骤）。
3：最高性能（启用重定时和物理优化）。
s：减少逻辑资源（运行Area…
Petalinux报错记录
编译时卡住，检查 build.log 发现 log 文件提示 Unable to connect to bitbake server，此时只需要将 build 文件夹下的 bitbake.lock 删除即可 在最新版的 UG1144 (v2022.2) 文档中…
Linux用到的命令
Copy tar -xzvf archive.tar.gz # 解压 .tar.gz 格式的文件
tar -xjvf archive.tar.bz2 # 解压 .tar.bz2 格式的文件
tar -xJvf archive.tar.xz # 解压 .tar.xz…
Petalinux
参考《UG 1157 PetaLinux Command Line Reference Guide》
Copy
//创建petalinux工程
petalinux-create -t project --template zynq -n <name>
//配置工程
cd…
多频点数字上变频器-调试记录
通过 mm-s-fifo 将 PS 侧的 GP 接口转化为 stream 接口。
2025-3-14
可以看出 mm-s-fifo 的输出一直没变，后级的 ready 信号可能有问题。
mm-s-fifo 的 valid 信号有问题
解决方法
勾选 cut…
win11 Hyper-V消失
在 win 中的 “启动或关闭 Windows 功能 “中突然找不到 Hyper-V 相关的选项，同时 wsl 无法启动。 在桌面新建一个 .bat 文件，内容为 ```
Copy
pushd "%~dp0"
dir /b %SystemRoot%\servicing…
FIFO
FIFO 本质是由 RAM 加上读写逻辑构成的先入先出的数据缓冲器。与 RAM 的区别是 FIFO 没有外部读写地址线，顺序写入顺序读出数据，其数据地址是由内部读写指针自增完成，因此 FIFO 在读写时不需要考虑读写冲突的问题。 根据 FIFO 工作的时钟域，可以分为同步…
FPGA开发时序图绘制
开始的时候画时序图都是拿 visio 硬连，但是那个线宽太难统一了，丑不拉几的，遂学习 waveform 语法使用代码来画时序图。 开始
Vscode 中安装 waveform render 或者在 GitHub 搜索 wavedrom 安装即可。由于 vscode…
ZYNQ-PS GPIO中断过程
查找中断控制器配置信息并初始化中断控制器驱动（XScuGic_LookupConfig、XScuGic_CfgInitialize） 设置中断类型（XScuGic_SetPriorityTriggerType）
为中断设置中断处理函数（XScuGic_Connect）
使能中…
hexo部署到github page时，hexo d后page里面绑定的个人域名消失的问题
Hexo 部署博客到 GitHub page 后，可以在 setting 中的 page 中绑定自己的域名，但是我发现更新博客后绑定的域名消失，恢复原始的 githubio 的域名。 后面搜索发现需要在 repo 里面添加 CNAME 文件，内容为 page 里面绑定的域名：…
ZYNQ-IP-AXI-GPIO
AXI GPIO 可以将 PS 端的一个 AXI 4-Lite 接口转化为 GPIO 接口，并且可以被配置为单端口或双端口，每个通道的位宽可以独立配置。 通过使能三态门可以将端口动态地配置为输入或输出。
AXIGPIO 是 ZYNQ PL 端的一个 IP 核，可以将 AXI…
Verilog中if语句和case语句综合出的电路区别
区别是 if else 的逻辑判断有优先级，最内层的 if 的优先级最高，case 的逻辑判断是并列的。 每个 if else 综合出来的电路是一个 2 选 1 选通器。当信号有明显优先级时使用该语句，但是 if 嵌套太多的话会导致路径延时过大，降低运行速度…
ZYNQ中的GPIO
GPIO 通过 MIO 提供 54 路接口，其中 16 路位于 bank 500，剩余位于 bank 501。还通过 EMIO 接口提供从 PL 来的 64 路输入和 128 路输出。GPIO 控制和状态寄存器内存映射在基址 $0xE000_A000$。 ZYNQ 的…
FIR滤波器的架构
全并行脉动滤波器对对称系数、反对称系数和零值系数进行了优化。滤波器的时延受到滤波器系数的对称性影响。 当对称系数绝对相等时，它们共享同一个 DSP block。这种配对共享允许在实现的过程中使用 Xilinx 和 Altera 的 dsp block 中的 pre-adder。…
Quartus报错记录
报错如下 可以看到 Pin_F 16 既被用于 DAC_DATA，又被用于 nCEO 引脚，因此才会报错不能将多个引脚赋到 Pin_F 16 上。
Solution
将 nCEO 的 value 设置为 Use as regual I/O 即可解决问题。
git学习
Git 概念汇总 概念 描述工作区（Workspace） 在本地的代码库，新增和修改的文件会提交到暂存区
暂存区（stage） 用于临时存放…
Testbench仿真脚本编写指北
Note 由于 Quartus 的 VWF 仿真只能仿真很短的时间，而且 Vivado 仿真的时候也需要添加激励信号，因此需要编写 testbench 文件进行激励仿真。
编写 testbench 的目的是为了测试 module 的功能、性能是否符合设计的预期…