moerjielovecookie

Sawen_Blog

一个普通工科牲的博客网站
x
github
follow
email
cover
cover
cover
cover
cover
cover
cover

FIFO

FIFO 本质是由 RAM 加上读写逻辑构成的先入先出的数据缓冲器。与 RAM 的区别是 FIFO 没有外部读写地址线,顺序写入顺序读出数据,其数据地址是由内部读写指针自增完成,因此 FIFO 在读写时不需要考虑读写冲突的问题。 根据 FIFO 工作的时钟域,可以分为同步…
cover
cover
cover
cover
cover
cover

FPGA开发时序图绘制

开始的时候画时序图都是拿 visio 硬连,但是那个线宽太难统一了,丑不拉几的,遂学习 waveform 语法使用代码来画时序图。 开始 Vscode 中安装 waveform render 或者在 GitHub 搜索 wavedrom 安装即可。由于 vscode…
cover

ZYNQ-PS GPIO中断过程

查找中断控制器配置信息并初始化中断控制器驱动(XScuGic_LookupConfig、XScuGic_CfgInitialize) 设置中断类型(XScuGic_SetPriorityTriggerType) 为中断设置中断处理函数(XScuGic_Connect) 使能中…
cover

hexo部署到github page时,hexo d后page里面绑定的个人域名消失的问题

Hexo 部署博客到 GitHub page 后,可以在 setting 中的 page 中绑定自己的域名,但是我发现更新博客后绑定的域名消失,恢复原始的 githubio 的域名。 后面搜索发现需要在 repo 里面添加 CNAME 文件,内容为 page 里面绑定的域名:…
cover
cover
cover
cover
cover

ZYNQ-IP-AXI-GPIO

AXI GPIO 可以将 PS 端的一个 AXI 4-Lite 接口转化为 GPIO 接口,并且可以被配置为单端口或双端口,每个通道的位宽可以独立配置。 通过使能三态门可以将端口动态地配置为输入或输出。 AXIGPIO 是 ZYNQ PL 端的一个 IP 核,可以将 AXI…
cover
cover

Verilog中if语句和case语句综合出的电路区别

区别是 if else 的逻辑判断有优先级,最内层的 if 的优先级最高,case 的逻辑判断是并列的。 每个 if else 综合出来的电路是一个 2 选 1 选通器。当信号有明显优先级时使用该语句,但是 if 嵌套太多的话会导致路径延时过大,降低运行速度…
cover
cover
cover
cover
cover

ZYNQ中的GPIO

GPIO 通过 MIO 提供 54 路接口,其中 16 路位于 bank 500,剩余位于 bank 501。还通过 EMIO 接口提供从 PL 来的 64 路输入和 128 路输出。GPIO 控制和状态寄存器内存映射在基址 $0xE000_A000$。 ZYNQ 的…
cover
cover
cover
cover

FIR滤波器的架构

全并行脉动滤波器对对称系数、反对称系数和零值系数进行了优化。滤波器的时延受到滤波器系数的对称性影响。 当对称系数绝对相等时,它们共享同一个 DSP block。这种配对共享允许在实现的过程中使用 Xilinx 和 Altera 的 dsp block 中的 pre-adder。…
cover
cover

Quartus报错记录

报错如下 可以看到 Pin_F 16 既被用于 DAC_DATA,又被用于 nCEO 引脚,因此才会报错不能将多个引脚赋到 Pin_F 16 上。 Solution 将 nCEO 的 value 设置为 Use as regual I/O 即可解决问题。
cover
cover
cover
cover

git学习

Git 概念汇总 概念 描述工作区(Workspace) 在本地的代码库,新增和修改的文件会提交到暂存区 暂存区(stage) 用于临时存放…
Testbench仿真脚本编写指北
Note 由于 Quartus 的 VWF 仿真只能仿真很短的时间,而且 Vivado 仿真的时候也需要添加激励信号,因此需要编写 testbench 文件进行激励仿真。 编写 testbench 的目的是为了测试 module 的功能、性能是否符合设计的预期…
cover
cover
cover
cover
cover
cover
cover
cover

脉冲成形滤波器

数字信号要想在信道中传输,必须在发射机的基带部分进行脉冲成型,将数字信号转化为脉冲信号;脉冲信号到达接收机后,在基带部分进行采样判决后恢复出数字信号。 矩形脉冲 最容易实现的脉冲波形就是矩形脉冲,以数字信号 “00010110” 为例,在发射端可以将 “0” 映射为正脉冲,“1…
FPGA中的电平标准
FPGA 在与外界进行信息交换时,为了确保信息的正确性,发送和接收信息都要对信息有认定的标准。在数字电路中,我们常用电压高低来表示 “0” 和 “1”,那么多高的电压才会被当作 “1” 呢,这个时候就需要一个标准,这个标准就是电平标准。…
阻塞赋值和非阻塞赋值
阻塞赋值 “=” 必须是阻塞赋值完成后,才进行下一条语句的执行;赋值一旦完成,等号左边的变量值立即变化。在同一个块中,阻塞赋值表达式的书写顺序会影响赋值的结果。硬件没有对应的电路。 即串行赋值,语句从上到下顺序执行,立即生效 非阻塞赋值 “<=” 在赋值开始时计算表达式右边…
cover

Matlab R2024b安装本地文档

安装包 通过网盘分享的文件:MATLAB R2024b 链接: https://pan.baidu.com/s/1T8-V_guBJhSD-Yze0wEVmQ?pwd=9h5c 提取码: 9h5c -- 来自百度网盘超级会员 v2 的分享 Copy cd…
cover

GitHub - moerjie/DVB-S: 对DVB-S系统发送端进行仿真学习

对DVB-S系统发送端进行仿真学习. Contribute to moerjie/DVB-S development by creating an account on GitHub.
cover

GitHub - moerjie/2024-Multi-frequency-DUC: 2024年毕设,多频点的数字上变频

2024年毕设,多频点的数字上变频. Contribute to moerjie/2024-Multi-frequency-DUC development by creating an account on GitHub.
电路中的电源轨及地的区别和处理
VCC 通常代指正电源供电轨。在大多数数字和模拟电路中,VCC 代表电路中的正电源端。VCC 提供电路所需的正电压,通常是用来驱动晶体管、集成电路。 VDD 相对与 VCC 的正电源供应,VDD 更常用于表示数字电路中的正电源引脚。VDD 常见于集成电路和数字电路中…
Ownership of this blog data is guaranteed by blockchain and smart contracts to the creator alone.