FPGA 大型設計中推薦使用同步時序電路，同步時序電路基於時鐘觸發沿設計，對時鐘的週期、佔空比、延遲和抖動有更高的要求。為滿足時序的要求，一般採用全局時鐘資源驅動設計的主時鐘，FPGA 的主時鐘一般使用全銅層工藝實現，並設計了專用時鐘緩衝與驅動結構。
1 緩衝和驅動#
1.1 緩衝#
輸入輸出緩衝，主要用於片外輸入時鐘或者片外差分輸入的信號。
差分信號和差分時鐘進入片內後如果不經過 IBUFGDS、IBUFDS 緩衝就無法直接處理
1.2 驅動#
當信號扇出過大時可以透過加 BUFG 增加信號穩定性
過一次 BUFG 有 10ns 左右的延遲，但是透過 BUFG 後輸出到片上所有單元的延遲都可以忽略不記
2 Buffer 的類別和作用#
2.1 BUFG#
BUFG 是一個高扇出緩衝器，將信號連接到全局布線資源上，使得信號的延遲和抖動最小
通常用於時鐘網絡以及其他高扇出網絡，比如復位和使能信號
2.2 BUFGCE#
BUFGCE 具有單門控輸入的全局時鐘緩衝器，CE 高電平有效
當 CE 為低電平時 O 端口輸出 0
2.3 BUFH#
BUFH 原語允許直接訪問 BUFG 的時鐘區域入口，允許訪問全局時鐘網絡中未使用的部分，作為高速低偏移的本地路由資源（單時鐘區域）
2.4 IBUFDS#
支持低壓差分信號輸入的緩衝器，有兩個輸入的端口，一個為主端口一個為從端口，輸入的信號相位相反
2.5 IBUFDS_GTE2#
7 系列器件中的 Gbit 收發器輸入緩衝，REFCLK 應連接到串行收發器的專用參考時鐘輸入引腳
2.6 OBUFDS#
差分信號輸出緩衝器