FPGA の大規模設計では、同期タイミング回路の使用が推奨されます。同期タイミング回路は、クロックのトリガーエッジに基づいて設計されており、クロックの周期、デューティサイクル、遅延、ジッタに対してより高い要求があります。タイミング要件を満たすために、一般的にはグローバルクロックリソースによって駆動される主クロックが使用され、FPGA の主クロックは一般的に全銅層プロセスで実現され、専用のクロックバッファと駆動構造が設計されています。
1 バッファと駆動#
1.1 バッファ#
入力出力バッファは、主に外部入力クロックまたは外部差動入力信号に使用されます。
差動信号と差動クロックがチップ内に入ると、IBUFGDS や IBUFDS バッファを通過しなければ直接処理できません。
1.2 駆動#
信号のファンアウトが大きすぎる場合は、BUFG を追加することで信号の安定性を向上させることができます。
BUFG を通過すると約 10ns の遅延がありますが、BUFG を通過した後、チップ上のすべてのユニットへの出力遅延は無視できます。
2 バッファの種類と役割#
2.1 BUFG#
BUFG は高ファンアウトバッファで、信号をグローバル配線リソースに接続し、信号の遅延とジッタを最小限に抑えます。
通常、クロックネットワークや他の高ファンアウトネットワーク、例えばリセットやイネーブル信号に使用されます。
2.2 BUFGCE#
BUFGCE は単一ゲート制御入力を持つグローバルクロックバッファで、CE が高レベルのときに有効です。
CE が低レベルのとき、O ポートは 0 を出力します。
2.3 BUFH#
BUFH プリミティブは、BUFG のクロック領域入口に直接アクセスを許可し、グローバルクロックネットワークの未使用部分にアクセスを許可します。これは、高速で低オフセットのローカルルーティングリソース（単一クロック領域）として機能します。
2.4 IBUFDS#
低電圧差動信号入力をサポートするバッファで、2 つの入力ポートを持ち、一方が主ポート、もう一方が従ポートで、入力信号の位相は逆です。
2.5 IBUFDS_GTE2#
7 シリーズデバイスの Gbit トランシーバ入力バッファで、REFCLK はシリアルトランシーバの専用リファレンスクロック入力ピンに接続する必要があります。
2.6 OBUFDS#
差動信号出力バッファです。