Fully Parallel Systolic Architecture（全並列脈動アーキテクチャ）#
全並列脈動フィルタは対称係数、反対称係数およびゼロ係数を最適化しました。フィルタの遅延はフィルタ係数の対称性に影響されます。
対称係数が絶対的に等しい場合、それらは同じ DSP ブロックを共有します。このペア共有により、実装プロセスで Xilinx および Altera の dsp ブロック内のプレアダーを使用することができます。
対称フィルタが対称係数最適化アーキテクチャに適用できない場合、構造は下図の上半分のようになり、最適化後は下半分のようになります：
Fully Parallel Transposed Architecture（全並列転置アーキテクチャ）#
Fully Parallel Transposed Architecture は任意の絶対的に等しい係数のために乗算器を共有し、ゼロ係数に必要な乗算器を同時に削除します。この構造のフィルタ遅延は固定の 6 クロックです。
下図の上半分は最適化されていない部分対称フィルタで、下半分は最適化された構造です：
Partly Serial Systolic Architecture (1 < N < L)#
ここで N は遅延長、L はフィルタの次数です。
部分串行フィルタは M=ceil(L/N) 個の脈動ユニットを必要とし、構造は以下のようになります：
フィルタの遅延は M+ceil(L/M)+5 です。
もしある乗算器に対応するルックアップテーブル内の係数が 0 または 2 の冪であれば、実装プロセスには乗算器が含まれず、シフトによって冪の変化を実現します。
Fully Serial Systolic Architecture (N ≥ L)#
もし遅延の長さがフィルタの次数より大きい場合、この時フィルタは全串行構造になります。フィルタ遅延は $L+5$ です。
