2023年全國賽C題《電容電感測量裝置》設計報告

測量原理#

參考下面網站的方案

參考 LCR 測試儀，基本工作原理為給 DUT 加上正弦激勵信號，然後測得該 DUT 兩端的電壓和流過 DUT 的電流，即可通過計算得到 DUT 的性質和參數。

對於一個理想電容，電流相位應該超前電容兩端電壓 90°。然而實際的電容存在損耗，可以等效為一個理想電容 $C_p$ 和一個理想電阻 $R_p$ 的並聯，因此電流超前電壓的相位將小於 90°，這個角度差即為損耗角。

假設 DUT 兩端電壓 $\dot {V}=V\cos (\omega t)$，流過 DUT 的電流為 $\dot {I}=I sin (\omega t - \varphi)$，電流在虛軸上的投影為流過理想電容的電流，在實軸上的投影為流過損耗電阻的電流。

因此可以計算出並聯電容的容抗為 $X_{Cp}=\frac {V}{I cos\varphi}$，容值 $C_P=\frac {1}{\omega X_{Cp}}=\frac {I cos \varphi}{\omega V}$。

損耗電阻的值為 $R_p=\frac {V}{Isin\varphi}$。

定義元件消耗的無功功率和有功功率之比為元件的 Q 值，Q 值的倒數為 D 值（損耗角正切）

Q=\frac{R_P}{X_{Cp}}=cot \varphi, D=\frac{1}{Q}=tan \varphi

上述需要的參數可以借助正交算法求得：

\begin{align}I\sin(\omega t-\varphi)\cdot V\cos(\omega t) & = \frac12VI\sin(2\omega t-\varphi)-\frac12VI\sin\varphi\\I\sin(\omega t-\varphi)\cdot V\sin(\omega t) & = -\frac12VI\cos(2\omega t-\varphi)+\frac12VI\cos\varphi \end{align}

相乘以後經過低通濾波器後即可得到直流成分 $-\frac {1}{2} VI sin\varphi 和 \frac {1}{2} VI cos\varphi$，即可求得題目要求的損耗角正切

tan\varphi = \frac{VI sin \varphi}{VI cos \varphi}

同時可求得以下參數

\text{並聯形式的理想電容的容抗 }X_{cp}=\frac V{I\cos\varphi}=\frac{V^2}{VI\cos\varphi} \text{,電容為 }C_p=\frac1{\omega X_{cp}},\text{並聯形式的損耗電阻}\\R_{p}=\frac V{I\sin\varphi}=\frac{V^2}{VI\sin\varphi}\text{。其中 }V^2\text{可以通過電壓自乘後濾除高頻成分後得到。}

參數仿真#

現有的 ADC 的輸入電壓範圍為 0~2V，輸入偏置為 1V；DAC 的輸出電壓範圍為 1V 峰峰值，同時可以加偏置，

電容容值為 1nF-100nF，檢流電阻為 0.33Ω 時，輸出電壓峰峰值為 4-200mv。測量電感時頻率為 1MHz，電感感值為 10uF-100uF 時，輸出電壓峰峰值為 15-150mv。由於 ADC 模塊的輸入範圍為 0~2V，因此對信號進行 9 倍放大，峰峰值放大到 1.8V 左右。

調試記錄#

DAC 輸出的信號和 LC 濾波器阻抗不匹配，導致 LC 濾波器的輸入端信號幅值較低

待測元件檢測電路上電後輸入端有 - 500mv 的偏置

LC 濾波器設計如下，DAC 輸出 1MHz 的信號時高次諧波較為嚴重，因此設計一個通帶為 1.2MHz 的 LC 低通濾波器濾除高次雜波。

PCB 設計#

初代#

其中 R8 是用來連接測試夾具的，激勵信號從 P1 輸入，經過 R8 上的待測電容或電感後電流經過 C5 流入後級電流檢測電路，

這樣設計的話，電路的輸入阻抗為測量夾具上的待測元件的在特定頻率下的阻抗值，而前級放大器的輸出阻抗為 50Ω，會導致輸入信號的幅值不是期望的幅值。

改進#

將前級放大器的輸出端用於阻抗匹配的 50Ω 電阻拆掉，利用運放輸出阻抗很低的特性，使得輸出的信號的電壓全都加在上面電路的輸入端。

這樣改進的原因是運放後級不帶容性負載、LC 濾波器、長同軸電纜的話輸出端不需要接匹配電阻。

FPGA 程序設計#

根據上面的原理，需要兩個 ADC 採集電流和電壓信號，1 個 DAC 生成激勵信號。因此選擇 DE0nano，有兩個擴展的 40pin 排針，可以接入兩個 ADDA 模塊。

FPGA 的晶振頻率為 50MHz，通過 PLL 分頻出 20MHz 和 80MHz，其中 ADC 的時鐘為 20M，DAC 的時鐘為 80M。然後分別連接到 ADC_Interface 和 DAC_Interface。

ADC 部分採集到的信號位寬為 10，捨棄低兩位以便於後續對信號的處理，同時每採 1024 個樣點後暫停 0.5 秒，然後再進行下次採集。

DAC 部分採用一個 NCO 生成正弦波信號，通過撥碼開關切換頻率字，輸出到 DAC_interface 後左移 1 位後輸出，再通過一個同相放大器放大 2 倍，增強信號的驅動能力。

ADC 採集到的電流和電壓的數據存放到 RAM 中，通過改變起始的取地址來實現移相。使用的 ADC 的採樣率為 20M，採集 100K 的信號時，每個周期採集 200 個點，因此想要移相 $\frac {\pi}{2}$ 時，只需要從 50 開始讀取 RAM 裡的數據，讀出的信號即為從 0 開始讀取的 RAM 的讀出的信號進行 $\frac {\pi}{2}$ 移相後的信號。

經 ADC 採集的數據為無符號數，做乘法濾波會和計算結果不匹配，因此再加入一級無符號轉有符號數的 module，轉成有符號數後做乘法，再送入低通濾波器後即可獲得需要的數值。對低通濾波器的輸出進行截斷，只保留高 16 位的數據，降低抖動的直流信號對結果的影響。

測量結果#

第一個 Lowpass 的輸出為 $VIcos\phi$，第二個 Lowpass 的輸出為 $\frac {1}{2} VIcos \varphi$，第三個 Lowpass 的輸出為 $V^2$，容抗的計算過程如下:

根據仿真的輸入電流和輸出電壓的擬合關係可得，在輸出採集的電壓的幅值等於電流 ÷0.305，因此容抗為第三個輸出 ÷2÷ 第一個輸出 ÷0.305

電路展示#

後續計劃#

加入 spi 通信，將採樣計算出的數據傳輸到 TI 的開發板上進行進一步計算和顯示。